Процессор имеет 13 бит адресной шины и 8 бит шины данных, сколько памяти адресовано

Обновлено: 03.07.2024

Ссылки

  • Эспаснет
  • ИЭПО
  • Регистрация EP
  • Глобальное досье
  • Обсудить
  • 230000015654 Эффекты памяти 0,000 Заявление о заголовке Аннотация Описание 50
  • 238000010586 диаграмма Методы 0,000 описание 2
  • 230000000875 соответствующих эффектов 0,000 описание 1
  • 230000004048 модификация Эффекты 0,000 описание 1
  • 238000006011 реакция модификации Методы 0,000 описание 1

Изображения

Классификации

    • G — ФИЗИКА
    • G06 — ВЫЧИСЛЕНИЕ; РАСЧЕТ; ПОДСЧЕТ
    • G06F — ЭЛЕКТРИЧЕСКАЯ ЦИФРОВАЯ ОБРАБОТКА ДАННЫХ
    • G06F12/00 — Доступ, адресация или выделение памяти в системах или архитектурах памяти
    • G06F12/02 — Адресация или распределение; Переезд
    • G06F12/0223 — Распределение адресного пространства пользователя, т.е. непрерывная или несмежная базовая адресация
    • G06F12/0292 — Распределение адресного пространства пользователя, т.е. непрерывная или несмежная базовая адресация с использованием таблиц или многоуровневых средств преобразования адресов

    Аннотация

    Электронная схема соединяет процессор (20) с памятью большой емкости (21) объемом 1 мегабайт. Процессор (20) может быть 8-битного типа с 16-битной адресной шиной (АО-А15). Память разделена на 256 сегментов, каждый из которых имеет емкость 4 Кбайта, к которым может напрямую обращаться процессор с помощью 12 (A0-A11) из 16 линий адресной шины. Вспомогательное ОЗУ (30) расположено между процессором (20) и памятью объемом 1 Мбайт (21) и содержит шестнадцать 8-битных регистров (RO-R15), к которым можно обращаться с помощью других четырех линий (A12-A15). адресной шины. С помощью 8-битной шины данных (DO-D7) в 16 регистрах ОЗУ (30) хранятся номера тех 16 сегментов из 256 сегментов памяти объемом 1 Мбайт, которые время от времени подключаются к процессор. Таким образом, процессор (20), хотя и способен одновременно адресовать только 64 Кбайт памяти, имеет в распоряжении весь 1 Мбайт памяти. Схема может быть применена к устройствам обработки данных и текстовой обработки, а также к электронным пишущим машинкам.

    Описание

    Известна электронная схема, в которой первая часть памяти, в которой хранится основная программа, постоянно подключена к процессору, а другие части или сегменты памяти, содержащие вспомогательные программы, попеременно подключены к процессору. Обычно как первая часть, так и другие части или сегменты памяти имеют емкость 32 килобайта, т.е. равную половине общей емкости, к которой может обращаться процессор. С помощью порта ввода/вывода процессор может выбрать одну из других частей памяти для связывания с первой частью, которая, как указано, постоянно подключена к ней.

    Однако эта известная схема имеет недостаток, заключающийся в том, что только часть памяти может время от времени изменяться и связываться с процессором, в то время как большая ее часть остается неизменной. Кроме того, при разбиении адресного пространства всего на два блока выполнение программ происходит очень медленно, и порой, поскольку емкость каждого блока превышает емкость отдельной вспомогательной программы, содержащейся в нем, не всегда удается выполнить всю часть адресного пространства. память используется.

    Цель настоящего изобретения состоит в том, чтобы сделать возможным не постоянное подключение зон памяти к процессору, а фиксированное число байтов, к которым процессор может время от времени обращаться, адресные зоны памяти может быть выбран из всего объема памяти, доступной процессору.

    Для достижения этой цели и преодоления недостатков известной схемы электронная схема согласно изобретению характеризуется тем, что каждый сегмент памяти имеет емкость, которая может быть непосредственно адресована посредством первой части памяти. адресной шине вспомогательной памятью, расположенной между процессором и памятью большой емкости и содержащей количество регистров, равное числу сегментов памяти большой емкости, которые могут быть одновременно подключены к процессору, что регистры возможность адресации посредством второй части адресной шины для адресации одного из сегментов в соответствии с содержимым адресного регистра, и что содержимое регистров может быть изменено процессором посредством шины данных.

    Эти и другие особенности изобретения станут очевидны из следующего описания предпочтительного варианта осуществления, которое дано в качестве неограничивающего примера со ссылкой на прилагаемые чертежи, на которых:

    • Рисунок 1 представляет собой блок-схему электронной схемы, воплощающей изобретение, и
    • Рисунок 2 представляет собой блок-схему, показывающую схему адресации памяти большой емкости схемы, показанной на рисунке 1.

    Ссылаясь на фиг.1, электронная схема 10 согласно изобретению обеспечивает связь между процессором 20 и памятью 21, имеющей большую емкость, например 1 мегабайт.

    Процессор 20 может быть любого известного типа, но в описанном здесь варианте осуществления будет сделана ссылка на микропроцессор Zilog Z80, который содержит 8-канальную шину данных 22 для двунаправленной передачи 8-битных данных (DO-D7) , и 16-канальную адресную шину 23 для адресации памяти 21 и подключенных к ней устройств посредством 16 адресов (AO-Al5).

    Оперативная память 21 (рис. 1 и 2) подключена к процессору 20 посредством шины данных 22 и разделена на 256 сегментов (СЭГ О - СЭГ 255), каждый из которых имеет емкость 4 Кбайт. Память 21 может быть адресована двадцатью адресными битами МАО-МА19, 12 младших разрядов которых (МАО-МАлл) соединены посредством двух участков 24 и 26 адресной шины 23 непосредственно с 12 младшими разрядами адреса (АО-МА19). -Все) процессора 20.

    Схема 10 дополнительно содержит оперативную память 30 (ОЗУ), образованную 16 регистрами (RO-R15), каждый из 8 бит. ОЗУ 30 связано с первым дешифратором 31, на вход которого посредством участка 27 шины 23 поступают адреса А12, А13, А14 и А15, и чьи выходы способны активировать регистры RO-R15 один за другим. время.

    ОЗУ 30 также подключено к процессору 20 посредством шины данных 22 для приема данных DO-D7 и способно генерировать восемь сигналов RA12-RA19, которые с помощью восьми соответствующих логических элементов И-НЕ 32 генерируют восемь старших адресных сигналов MA12-MA19 для памяти 21, в которую они передаются посредством шины 28.

    Схема 10 дополнительно содержит второй декодер 35, который способен генерировать разрешающий сигнал CS для первого декодера 31 и на вход которого поступают адреса AO-A7 от процессора 20 и сигнал WRE, который генерируется логическим элементом И. 36. На входы логического элемента И 36 поступает от процессора 20 сигнал WR, указывающий на то, что определенный элемент данных (DO-D7) должен быть записан или сохранен в одном памяти, и сигнал IORQ, свидетельствующий о том, что адреса АО-А7 предназначены для блока ввода/вывода для операций ввода или вывода данных.

    Элементы И-НЕ 32 включаются сигналом RDE, генерируемым триггером 38, вход установки которого подключен к выходу вентиля И 39, а вход сброса подключен к общему сигналу сброса RS, который также передается на процессор 20.

    Вентилятор И 39 получает от процессора 20 сигнал IORQ и сигнал RD, которые указывают на то, что данные должны быть считаны из одной из памяти или блока ввода/вывода.

    • Первоначально с помощью сигнала сброса RS триггер 38 сбрасывается таким образом, чтобы установить сигнал RDE на уровень 0 и, следовательно, все выходы MA12-MA19 вентилей 32 на уровень 1. Таким образом, адресуется первый из сегментов (SEG 0) памяти 21, являющийся сегментом, содержащим элементы информации, относящиеся к количеству других сегментов, из общего числа 256, которые должны быть связаны с процессором 20 в этот первый этап.

    Процессор 20 считывает элементы информации, хранящиеся в сегменте SEG 0, и «записывает» в каждый из регистров ROO-R15 ОЗУ 30 значение шестнадцати сегментов памяти 21, с которыми он последовательно связан. Для каждого цикла в ОЗУ 30 сигналы WR и IORQ переводятся на уровень 1, так что сигнал WRE, переходя на уровень 1, позволяет декодеру 35 генерировать сигнал CS, который, в свою очередь, позволяет декодер 31. Адреса A12-A15, которые объединены вместе, адресуют по одному регистрам RO-R15 таким образом, что, когда данные DO-D7 поступают от процессора 20, они сохраняются в адресуемом регистре.< /p>

    Во время этой фазы записи сигнал RDE остается на уровне 0 и поддерживает на уровне 1 выходы MA12-MA19 логических элементов И-НЕ 32.

    Когда процессор 20 должен выполнить цикл чтения ОЗУ 30, он переводит в уровень 1 сигналы RD и IORQ, которые с помощью логического элемента И 39 устанавливают триггер 38, посылая сигнал RDE в состояние 1. уровень 1. Таким образом, при адресации ОЗУ 30 посредством адресов Al2-Al5 считываются регистры RO-R15. Содержимое каждого регистра RO-R15 выходит из ОЗУ 30 посредством восьми сигналов RA12-RA19 и посредством логических элементов И-НЕ 32 становится кодом адреса для одного из 256 сегментов памяти большой емкости. 21.

    Таким образом, процессор 20 с 16-битной адресацией (AO-A15) может быть подключен к каждой ячейке любого из 16 сегментов памяти 21, которые были предварительно выбраны из общего числа 256 сегментов.

    Кроме того, в любое время процессор 20 способен изменить содержимое регистров RO-R15 ОЗУ 30, осуществив цикл записи, как описано выше, и, таким образом, подключиться к другим сегментам памяти 21.< /p>

    Поэтому будет ясно, что процессор 20, хотя и способен адресовать только 64 Кбайт памяти 21 за раз, имеет в распоряжении весь 1 Мегабайт памяти.

    Электронная схема описанного выше типа может использоваться в любых блоках обработки данных или текстов, а также в электронных пишущих машинках, снабженных процессорами.

    Очевидно, что описанная здесь электронная схема может быть предметом модификаций и добавления частей, не выходя при этом за рамки настоящего изобретения.

    Претензии ( 5 )

    <р>1. Электронная схема подключения процессора (20) к сегментированной памяти большой емкости (21), в которой процессор содержит шину данных (DO-D7), имеющую заданное количество каналов для передачи данных из и в указанную память, и адресная шина, имеющая заданное количество каналов для адресации упомянутой памяти, отличающаяся тем, что каждый сегмент памяти (SEG.O-SEG.255) имеет такую ​​емкость, которая может быть непосредственно адресована посредством первой части (AO-All) адресную шину вспомогательной памятью (30), расположенной между процессором (20) и памятью большой емкости (21) и содержащей количество регистров (RO-RI5), равное количеству сегментов памяти большой емкости который может быть одновременно подключен к процессору, что регистры могут быть адресованы посредством второй части (AI2-A15) адресной шины для адресации одного из сегментов в соответствии с содержимым адресуемого регистра, и что содержимое регистров (R0-R15) может быть изменено соединен процессором (20) через шину данных (DO-D7).

    <р>2. Электронная схема по п.1, отличающаяся тем, что шина данных (Do-D7) имеет R бит, а адресная шина (AO-A15) имеет 16 бит, с помощью которых можно адресовать 64 Кбайт памяти большой емкости (21). , отличающийся тем, что каждый из сегментов (SEG.O-SEG.255) имеет емкость 4 Кбайт и что первая часть адресной шины содержит 12 бит адреса (AO-All).

    <р>3. Электронная схема по п. 2, отличающаяся тем, что вспомогательная память (30) содержит 16 регистров (R0-R15), а часть адресной шины содержит 4 бита адреса (AI2-A15).

    <р>4. 3. Электронная схема по п.3, отличающаяся тем, что память большой емкости (21) разделена на 256 сегментов (SEG.O-SEG.255) и что каждый из регистров (RO-R15) содержит восемь ячеек памяти, каждая подключен к линии шины данных (DO-D7), благодаря чему процессор (20) может время от времени определять, какой из 256 сегментов должен быть связан с каждым из регистров.

    <р>5. Электронная схема по п. 4, отличающаяся тем, что декодер (31) расположен между второй частью (A12-A15) адресной шины и вспомогательной памятью (30).

    EP86302947A 1985-04-30 1986-04-18 Электронная схема подключения процессора к памяти большой емкости EP0200440B1 ( en )

    Приоритетные приложения (2)

    < tbody>
    Номер заявки Дата приоритета Дата подачи Название
    IT67396/85A IT1183808B (en) 1985-04-30 1985-04 -30 ЭЛЕКТРОННАЯ ЦЕПЬ ДЛЯ ПОДКЛЮЧЕНИЯ МИКРОПРОЦЕССОРА К ПАМЯТИ БОЛЬШОЙ ЕМКОСТИ
    IT6739685 1985-04-30

    Публикации (3)

    ID=11302043

    Семейные приложения (1)

    < tbody>
    Номер заявки Название Дата приоритета Дата подачи
    EP86302947A EP0200440B1 (en) 1985-04-30 1986 -04-18 Электронная схема подключения процессора к памяти большой емкости

    Статус страны (5)

    Страна Ссылка
    США ( 1 ) US4805092A (en)
    EP (1) EP0200440B1 (en)
    JP ( 1 ) JPH0731626B2 ( en )
    DE ( 1 ) DE3685844T2 ( en )
    IT ( 1 ) IT1183808B ( ru )

    Цитируется (5)

    Семьи, цитирующие эту семью (9)

    Цитаты (2)

    * Процитировано экспертом, † Процитировано третьей стороной < /tbody>
    Номер публикации Дата приоритета Дата публикации Правопреемник Заголовок
    US4037215A ( en ) * 1976-04-30 1977-07-19 International Business Machines Corporation Преобразование адреса, контролируемого ключом system
    US4163280A ( en ) * 1976-06-30 1979-07-31 Tokyo Shibaura Electric Co., Ltd. Система управления адресами

    Семья цитирует семьи (19)

    Ссылки на патенты (2)

    * Процитировано экспертом, † Процитировано третьей стороной < /tbody>
    Номер публикации Дата приоритета Дата публикации Правопреемник Заголовок
    US4037215A ( en ) * 1976-04-30 1977-07-19 International Business Machines Corporation Преобразование адреса, контролируемого ключом system
    US4163280A (en) * 1976-06-30 1979-07-31 Tokyo Shibaura Electric Co., Ltd. Система управления адресами

    Цитируется (9)

    Также опубликовано как

    Похожие документы

    Юридические события

    Текст в произвольном формате: ИСХОДНЫЙ КОД: 0009012

    Вид кода исходного документа: A2

    Обозначенные штаты: DE FR GB

    Текст в произвольном формате: ИСХОДНЫЙ КОД: 0009013

    Код вида исходного документа: A3

    Обозначенные штаты: DE FR GB

    Дата вступления в силу: 19890309

    Дата вступления в силу: 1990 1130

    Текст в произвольном формате: ИСХОДНЫЙ КОД: 0009210

    Код вида ссылочного документа: B1

    Обозначенные штаты: DE FR GB

    Номер ссылочного документа: 3685844

    Страна исходного документа: DE

    Дата исходного документа: 19920806

    Текст в произвольном формате: СТАТУС: ВОЗРАЖЕНИЕ НЕ ПОДАНО В СРОК СРОКА

    Исходный код страны: GB

    Ссылка на юридический код события: IF02

    Исходный код страны: FR

    Дата платежа: 20050408

    Год оплаты: 20

    Исходный код страны: GB

    Дата платежа: 20050413

    Год оплаты: 20

    Исходный код страны: DE

    Дата платежа: 20050414

    Год оплаты: 20

    Исходный код страны: GB

    Текст в произвольном формате: ПРОПУСК ИЗ-ЗА ИСТЕЧЕНИЯ ЗАЩИТЫ

    Проблема 2

    1. Сколько страниц находится в виртуальном адресном пространстве?
    2. Каков максимальный размер адресуемой физической памяти в этой системе?
    3. Если средний размер процесса составляет 8 ГБ, вы бы использовали одноуровневую, двухуровневую или трехуровневую таблицу страниц? Почему?
    4. Вычислите средний размер таблицы страниц в ответе на вопрос 3 выше.

      36-битный адрес может адресовать 2 ^ 36 байтов в машине с байтовой адресацией. Поскольку размер страницы составляет 8 КБ (2^13), количество адресуемых страниц равно 2^36 / >2^13 = 2^23

    Чтобы принять решение, нам необходимо проанализировать требования к памяти и времени для схем подкачки. В приведенных ниже расчетах учитывается средний размер процесса.

    Пейджинг 1 уровня
    Поскольку у нас есть 2^23 страницы в каждом виртуальном адресном пространстве, и мы используем 4 байта на запись в таблице страниц, размер таблицы страниц будет 2^23 * 2^2 = 2 ^ 25. Это 1/256 собственного пространства памяти процесса, так что это довольно дорого. (32 МБ)

    Пейджинг 2 уровня
    Адрес будет разделен на 12 | 11 | 13, так как мы хотим, чтобы страницы таблицы страниц умещались на одной странице, и мы также хотим разделить биты примерно поровну.

    Поскольку размер процесса составляет 8 ГБ = 2^33 Б, я предполагаю, что это означает, что общий размер всех отдельных страниц, к которым обращается процесс, составляет 2^33 Б. Следовательно, этот процесс обращается к 2^33 / 2^13 = 2^20 страниц. Нижний уровень таблицы страниц содержит 2^20 ссылок. Мы знаем, что размер каждого фрагмента нижнего уровня таблицы страниц составляет 2 ^ 11 записей. Таким образом, нам нужно 2^20 / 2^11 = 2^9 фрагментов нижнего уровня.

    Тогда общий размер таблицы страниц равен:

    //размер внешней таблицы страниц //общий размер внутренних страниц< /td>
    1 * 2^12 * 4 + 2^9 * 2^11 * 4 = 2^20 * ( 2^-6 + 4) ~4 МБ

    3 уровня пейджинга
    Для 3 уровня пейджинга мы можем разделить адрес следующим образом:
    8 | 8 | 7 | 13

    Опять же, используя те же рассуждения, что и выше, нам нужно 2 ^ 20/2 ^ 7 = 2 ^ 13 фрагментов таблицы страниц уровня 3. Каждый фрагмент таблицы страниц уровня 2 ссылается на 2^8 фрагментов таблицы страниц уровня 3. Итак, нам нужно 2^13/2^8 = 2^5 таблиц уровня 2.И, конечно же, одна таблица уровня 1.

    Общий размер таблицы страниц равен:

    //размер внешней таблицы страниц //общий размер таблиц уровня 2 //общий размер самых внутренних таблиц
    1 * 2^8 * 4 2^5 * 2^8 *4 2^13 * 2^7 * 4 ~4MB
    Как легко заметить, двухуровневая и трехуровневая подкачка требуют гораздо меньше места, чем подкачка уровня 1. схема. И поскольку наше адресное пространство недостаточно велико, 3-уровневая подкачка работает не лучше, чем 2-уровневая подкачка. Из-за стоимости доступа к памяти гораздо логичнее выбрать двухуровневую схему подкачки для этого процесса.

    Проблема 3

    1. Каков размер страницы в такой системе? Объясните свой ответ (число без обоснования не будет засчитано).

      4К. Последние 12 бит виртуального адреса представляют собой смещение на странице, которое варьируется от 0 до 4095. Таким образом, размер страницы равен 4096, то есть 4 КБ.

    Поскольку физические адреса имеют длину 44 бита, а размер страницы — 4 КБ, номер кадра страницы занимает 32 бита. Принимая во внимание 4 защитных бита, каждая запись таблицы страниц уровня 3 занимает (32+4) = 36 бит. Округление для выравнивания записей по байтам (словам) приведет к тому, что каждая запись будет потреблять 40 (64) бит или 5 (8) байтов. Для таблицы из 256 записей нам потребуется 1280 (2048) байт.

    Таблица страниц верхнего уровня не должна предполагать, что таблицы страниц 2-го уровня выровнены по страницам. Итак, мы храним там полные физические адреса. К счастью, нам не нужны управляющие биты. Таким образом, каждая запись занимает не менее 44 бит (6 байтов для выравнивания по байтам, 8 байтов для выравнивания по словам). Таким образом, каждая таблица страниц верхнего уровня имеет размер 256*6 = 1536 байт (256 * 8 = 2048 байт).

    Попытка воспользоваться выравниванием по 256 элементам для уменьшения размера элемента, вероятно, не стоит усилий. Сделать это было бы сложно; вам нужно будет написать новый распределитель памяти, который гарантирует такое выравнивание. Кроме того, мы не можем полностью уместить таблицу в выровненную область размером 1024 байта (44-10 = 34 бита на адрес, что потребовало бы более 4 байтов на запись), и округление размера до следующей степени двойки не спасло бы использовать любой размер, а не просто хранить указатели и использовать обычный распределитель.

    Аналогично каждая запись в таблице страниц 2-го уровня представляет собой 44-битный физический указатель, 6 байтов (8 байтов) при выравнивании по байтам (словам). Таким образом, таблица с 16 элементами занимает 96 (128) байт. Таким образом, требуемое пространство составляет 1536 (2048) байт для таблицы страниц верхнего уровня + 96 (128) байт для одной таблицы страниц второго уровня + 1280 (2048) байт для одной таблицы страниц третьего уровня = 2912 (4224) байт. Поскольку процесс может уместиться ровно на 16 страницах, внутренняя фрагментация не тратит память впустую.

    Таким образом, требуемое пространство составляет 1536 (2048) байт для таблицы страниц верхнего уровня + 3 * 96 (3 * 128) байт для 3 таблиц страниц второго уровня + 3 * 1280 (3 * 2048) для 3 таблиц страниц третьего уровня. таблица страниц = 5664 (8576) байт.

    Проблема 4

    В соответствии с философией проектирования процессоров RISC, заключающейся в перемещении аппаратной функциональности в программное обеспечение, вы видите предложение о том, чтобы разработчики процессоров удаляли MMU (блок управления памятью) из аппаратного обеспечения. Чтобы заменить MMU, компиляторы генерируют так называемый позиционно-независимый код (PIC). PIC может быть загружен и запущен по любому адресу без выполнения какого-либо перемещения. Если предположить, что код PIC работает так же быстро, как код без PIC, в чем будет недостаток этой схемы по сравнению со страничным MMU, используемым в современных микропроцессорах?

    Решение:
    Нужно решение.

    Проблема 5

    Опишите преимущества использования MMU, включающего сегментацию и пейджинг, по сравнению с теми, которые используют только пейджинг или чистую сегментацию. Представьте свой ответ в виде отдельных списков преимуществ перед каждой из чистых схем.

    Решение:
    Нужно решение.

    Проблема 6

    Рассмотрите следующий фрагмент кода, который умножает две матрицы. Предположим, что двоичный файл для выполнения этой функции умещается на одной странице, и стек также умещается на одной странице. Предположим далее, что для хранения целого числа требуется 4 байта. Вычислите количество промахов TLB, если размер страницы равен 4096, а TLB имеет 8 записей с замещающей политикой, состоящей из LRU.

    Решение:
    1024*(2+1024*1024) = 1073743872
    Двоичный файл и стек умещаются на одной странице, поэтому каждый занимает одну запись в TLB. Пока функция работает, она постоянно обращается к двоичной странице и странице стека. Таким образом, две записи TLB для этих двух страниц будут все время находиться в TLB, а данные могут занимать только оставшиеся 6 записей TLB.

    Мы предполагаем, что две записи уже находятся в TLB, когда функция начинает выполняться. Затем нам нужно рассмотреть только эти страницы данных.

    Поскольку для хранения целого числа требуется 4 байта, а размер страницы составляет 4096 байт, для каждого массива требуется 1024 страницы. Предположим, что каждая строка массива хранится на одной странице. Тогда эти страницы можно представить в виде a[0..1023], b[0..1023], c[0..1023]: Страница a[0] содержит элементы a[0][0..1023], страница a[1] содержит элементы a[1][0..1023] и т. д.

    Для фиксированного значения i, скажем, 0, функция выполняет цикл по j и k, у нас есть следующая ссылочная строка:

    Для ссылочной строки (всего 1024 строки) a[0], c[0] приведут к двум промахам TLB. Поскольку доступ к a[0] и b[0] будет осуществляться через каждые четыре обращения к памяти, эти две страницы не будут заменены алгоритмом LRU. Для каждой страницы в b[0..1023] каждый раз при доступе к ней будет происходить один промах TLB. Таким образом, количество промахов TLB для второго внутреннего цикла равно
    2+1024*1024 = 1048578.

    Компьютер, на котором вы читаете эту страницу, использует для своей работы микропроцессор. Микропроцессор является сердцем любого обычного компьютера, будь то настольный компьютер, сервер или ноутбук. Существует множество типов микропроцессоров, но все они делают примерно одно и то же примерно одинаково.

    Микропроцессор, также известный как центральный процессор или центральный процессор, представляет собой законченный вычислительный механизм, созданный на одном кристалле. Первым микропроцессором был Intel 4004, представленный в 1971 году. 4004 был не очень мощным — все, что он мог делать, это складывать и вычитать, и он мог делать это только 4 бита за раз. Но было удивительно, что все было на одном чипе. До 4004 инженеры строили компьютеры либо из наборов микросхем, либо из отдельных компонентов (транзисторов, соединенных по одному). На базе 4004 был создан один из первых портативных электронных калькуляторов.

    Если вы когда-нибудь задумывались о том, что делает микропроцессор в вашем компьютере, или если вы когда-нибудь задумывались о различиях между типами микропроцессоров, читайте дальше. В этой статье вы узнаете, как довольно простые приемы цифровой логики позволяют компьютеру выполнять свою работу, будь то игра или проверка орфографии в документе!

    Развитие микропроцессоров: Intel

    Представленный Intel в 1974 году, микропроцессор 8080 стал первым микропроцессором, достаточно мощным для создания компьютера. Библиотека изображений «Наука и общество»/Getty Images

    С 2004 года корпорация Intel представила многоядерные микропроцессоры и еще миллионы транзисторов. Но даже эти микропроцессоры подчиняются тем же общим правилам, что и более ранние чипы.

    Процессор Intel Core i9 может иметь до восьми ядер, каждое из которых может выполнять любой фрагмент кода, работавший на исходном 8088, всего примерно в 6700 раз быстрее! Каждое ядро ​​может обрабатывать несколько потоков инструкций, что позволяет компьютеру более эффективно управлять задачами.

    С 1970-х годов ассортимент продукции Intel значительно расширился. На момент написания этой статьи компания по-прежнему производит процессоры Pentium и Core для компьютеров, но более производительные ПК и серверы могут использовать чип Xeon. Кроме того, Intel предлагает линейки процессоров Celeron и Atom. Celeron предназначен для пользователей компьютеров начального уровня, а процессоры Atom лучше подходят для мобильных устройств и устройств, являющихся частью Интернета вещей.

    Несмотря на то, что Intel по-прежнему занимает значительную долю рынка, у нее больше конкурентов, чем ее справедливая доля. AMD конкурирует с Intel на рынке процессоров для ПК, но также имеет большой бизнес в области чипов для графических процессоров, которые популярны среди геймеров. Nvidia, известная своими графическими чипами, также производит процессоры. В 2020 году Apple представила свои чипы серии M, которые заменяют чипы Intel, которые Apple использовала для своих компьютеров Macintosh. Samsung также может работать над собственным дизайном процессоров. Многие другие компании производят процессоры для других применений электроники, таких как автомобили и продукты для умного дома. Рынок становится все более и более конкурентным.

    Чип также называют интегральной схемой. Как правило, это небольшой тонкий кусочек кремния, на котором выгравированы транзисторы, из которых состоит микропроцессор. Чип может быть размером с дюйм со стороны и содержать десятки миллионов транзисторов. Более простые модели могут состоять из нескольких тысяч транзисторов, выгравированных на чипе площадью всего несколько квадратных миллиметров. Стало обычным видеть чипы во всевозможных устройствах с несколькими ядрами, каждое из которых является процессором.

    Читайте также: